什么是PCIe 总线？PCle总线的设计应用

与传统的 PCI、PCI-X 并行总线相形，PCIe总线选择迅速差分串行的方法举行数据传输，这种端到端的数据传送方法使得记号线减轻、体系功耗下降，同步还具有异常显著的带宽优势。

眼前经过 FPGA 实即兴 PCIe 接口是一种比较常用的方法，具有硬件成本低、高可靠性、灵巧性大、容易晋级等优势。两大 FPGA 厂商 Xilinx 和 Altera均具有完备的接口 IP 和测试方法。基于此，笔者首要绍介了基于 Xilinx Virtex5 系列 FPGA 的 PCIe 接口的设计和 DMA 效能的实即兴方法，并在 x4 模式下举行带宽测试。

1 PCIe 总线简介 PCIe 体系中应用链路(Lane)举行 2 个 PCIe 装备间的物理连接，1 条链路相当于 1 条只挂连 1 个装备的总线，每条链路都分派有链路号。

PCIe 系统构造选择分层设计，区别是：物理层(Physical layer)、数据链路层(Data link layer)和事务层(Transaction layer)。物理层是总线的最底层，一本正经物理接口连接，为数据传输供可靠的物理环境；数据链路层确保来自觉送端事务层的报文可以可靠、完全地发送到接 收端的数据链路层；事务层界说了 PCIe 总线应用的总线事务，这些事务可用于PCIe 体系内各装备间的通讯[2]。

眼前最新的 PCIe 规范是 V3.0，在这之前有V1.0、V1.1、V2.0、V2.1 等多个版本，两样的规范规范了两样的总线频比值和编码方法，如表 1。笔者的设计适合 V1.1 规范。