统一工艺和架构，赛灵思28纳米FPGA成就高性能和低功耗的完美融合

2010/3/3 9:29:22

赛灵思公司(Xilinx)近日宣布，为推进可编程势在必行之必然趋势，正对系统工程师在全球发布赛灵思新一代可编程FPGA平台。和前代产品相比，全新的平台功耗降低一半，而容量增加两倍。通过选择一个高性能低功耗的工艺技术，一个覆盖所有产品系列的、统一的、可扩展的架构，以及创新的工具，赛灵思将最大限度地发挥 28 纳米技术的价值，为客户提供具备 ASIC 级功能的 FPGA，以满足其成本和功耗预算的需求。同时还能通过简单的设计移植和IP 再利用，大幅提升设计人员的生产力。

目前，过高的 ASIC 设计和制造成本、快速演化的相关标准、缩减物料清单以及对软硬件可编程性的需求，与当前经济不景气且员工数量减少的状况相互交织，令当前的现实环境雪上加霜，迫使电子产品设计人员必须逐步把 FPGA 用作 ASIC 和 ASSP 的替代方案。赛灵思将上述各种趋势的互相交织，视为可编程技术势在必行的重要驱动因素。

同时，功耗管理及其对系统成本和性能的影响也是当前电子系统设计人员和制造商所首要关注的问题。随着竞争日益激烈，尽力降低功耗、加强对热耗散的有效管理、并同时在由价格和性能驱动的功能方面保持领先等更加不可或缺。

赛灵思可编程平台开发全球高级副总裁 Victor Peng 指出：“在 28 纳米这个节点上，静态功耗是器件总功耗的重要组成部分，有时甚至是决定性的因素。由于提高可用系统性能和功能的关键在于控制功耗，因此为了实现最高功效，首先必须选用适合的工艺技术。我们选择了台湾半导体制造有限公司 (TSMC)和三星电子(Samsung Electronic)的高介电层/金属闸 (high-k metal gate)高性能低功耗工艺技术，以使新一代 FPGA 能最大限度地降低静态功耗，确保发挥28 纳米技术所带来的最佳性能和功能优势。”

与标准的高性能工艺技术相比，高性能低功耗工艺技术使得 FPGA 的静态功耗降低了 50%，较低的静态功耗可让赛灵思向客户交付业界功耗最低的 FPGA，且比前代器件的总功耗减少 50%。同时，新一代开发工具通过创新时钟管理技术可将动态功耗降低 20%，而对赛灵思业界领先的部分重配置技术的增强，将帮助设计人员进一步降低功耗并减少系统成本33%。

为解决互联层面上的系统性能瓶颈问题，赛灵思将提供业界最高性能的接口，充分满足客户对高带宽芯片间、板间和设备间互联的需求。由于客户日益将 FPGA 用作其系统的主要（乃至核心）器件，因而互联接口就变得尤为重要，同时其也决定着在 ASIC 和 ASSP 方案不适用时，新一代FPGA 将如何帮助客户构建系统。