Mentor Graphics携手TSMC开发带Calibre自动免除的SoC验证

不久前，Mentor Graphics宣布，TSMC已经完成了对于Calibre自动忽略解决方案的技术验证，并正着手将其应用在大型SoC的验证中以提高速度。这项新的技术方案将使TSMC、TSMC的IP生态系统和他们的客户能够将设计规则检验(DRC)的可忽略的规则冲突添加到IP数据库中，从而确保那些可忽略的规则冲突不会出现在验证过程当中。这将降低DRC调试的工作量，减少设计工程师和台积电之间关于此前已忽略的IP的不必要的交互工作，从而可以缩短流片时间。采用Calibre自动忽略流程之后，客户已经感觉到在大型SoC设计过程中需要审查虚假(可忽略的)DRC规则冲突的时间减少了一个数量级。TSMC计划在TSMC自主IP中使用Calibre自动忽略技术。

 

TSMC设计架构市场高级主管ST Juang表示，“这一解决方案允许用户在符合代工工厂适当标准的条件下认定并筛选IP中的DRC错误结果。这为我们的客户节约了大量的调试时间，而且避免了在偶然情况下忽略真正错误的风险。与以前的方案不同，Calibre的解决方案是在层次化的cell中进行精确的忽略操作，从而不会给用户带来明显的负担。”

 

例如，MediaTek公司的用户经常发现在芯片级IP中总是会有成百上千条DRC规则冲突，而这些冲突都是来自于之前已经被代工工厂审查和忽略过的设计规则。公司的报告显示，之前曾经有大量的时间都是花费在不必要的审查可忽略的规则冲突上面，而其原因就是当IP被集成在设计中时，没有足够有效的手段将可忽略的信息连同IP一起进行传递。目前，MediaTek已经采用了Calibre自动忽略解决方案，有关的可忽略的规则冲突在批准之后将被有效地记录下来，进而会自动从DRC结果中精确地剔除，这将极大地缩短调试时间。

 

“在设计和代工团队之间沟通确认可忽略的规则冲突信息将会相当耗时，并且在此过程中很容易丢失有关信息，” Microchip Technology CAD主管Mark Judiscak说。“将可忽略的规则冲突的信息直接集成在IP数据库中，无论IP在哪里使用，这些信息总是可用的。这样不仅为设计师节约了浪费在审查虚假DRC冲突上的调试时间，而且代工团队也能够立即准确地得知哪些结果在给定的DRC规则中是被忽略的。这对于加速沟通和问题的解决是十分重要的。”

 

“我们的客户一直在寻找这一问题的解决方案，尤其是在SoC设计师越来越多地使用外部IP以获得更多功能并加快上市时间的情况下，这样的需求愈发显得迫切，”Mentor Graphics可测试设计部副总裁兼总经理Joseph Sawicki说。“这样的生产力提高工具是我们为继续保持Calibre作为业界最受欢迎物理验证平台的地位而采取的一系列增加附加值的举措之一。”

 

关于IC设计中的可忽略的规则冲突

 

通常情况下，针对某一制程节点的产品制造，代工工厂会认证其客户在IC设计中使用的IP。在IP认证过程中，任何与标准设计规则不相符合的冲突都需要接受审查，如果该结构被确认为是可以制造的，那么这些特定的结构和制程将被单独标记为“可忽略的”。真正的难点在于随后对可忽略的规则冲突的跟踪，因为IP会被嵌入到IC设计的众多环节和设计架构的众多层次当中。经常性地，这些可忽略的DRC冲突会重新出现，大量的时间将被浪费在对于每一处冲突的交叉检验上面，而检验的目的只是为了确定它是已经被忽略的错误还是真正的错误。

 

如果采用了Calibre自动忽略解决方案，经过代工工厂批准的可忽略的规则冲突将成为芯片设计师随后使用的IP文件的一部分。自动忽略机制记录了在单个预留的GDSII或Oasis层上有关被忽略的规则冲突的具体描述，并自动将每一处忽略与相应的运行程序检验相关联。如果与被忽略的规则冲突相关联的错误结果符合代工工厂定义的相应标准，那么它们将被跳过。采用这一新的功能之后，无论架构位置如何，所有先前被忽略的结果都能够被正确地清理。当设计师运行Calibre工具时，他们只需使用一条简单的命令行选项便可以自动识别并清除已经被被忽略的DRC错误。Calibre工具还可以生成明确的被忽略的错误报告，以便进行审核跟踪。另外，Calibre自动忽略解决方案的独特优势是它可以在层次化结构上无缝地工作，无需耗费设计师额外的精力。