COM-HPC 载板设计

良好的准备是成功的一半

近期推出的COM-HPC新标准是面向模块化高端边缘服务器。该标准的速度相比 COM Express显著提升且接口增加近双倍，因此，对载板设计的要求也急剧提升。开发者们该作何准备以应对全新挑战？

2019年末，PICMG COM-HPC技术子委员会批准了全新高性能嵌入式计算机模块规格的引脚分配。该标准已于2020年正式通过审批，首个模块也正式发布。系统开发者纷纷开始制定初版载板设计并同步准备第一批印制电路板，希望能与英特尔(Intel)和AMD的下一款嵌入式服务器处理器同期发布自己的解决方案。但与日俱增的连接器高速接口密度对载板开发者们（尤其是在信号合规领域）提出了前所未有的挑战。

图解1

康佳特测试实验室配备了精准的测试仪器，目前可测量最高36GHz，也针对原始设备制造商的载板设计进行测试。

最新端口

两个400引脚的连接器可提供时钟速率高达25Gb/秒的接口且支持PCIe Gen4和Gen5，而每代新的PCIe都可通过双倍的传输速率提升性能。虽然PCIe Gen3.0的传输速率仅为每秒8GT（8 GT/秒），而PCIe Gen4和PCIe Gen5的传输速率则分别高达16 GT/秒和32 GT/秒。然而近期发布的PCIe Gen6初步细节并未表明其时钟速率有所更改，因此于此情况下运用4电平脉冲幅度调制（PAM4），可使单位时钟的传输量从1比特提升至2比特。由于COM-HPC采用了优化后的56 Gbps 4电平脉冲幅度调制指定连接器，很有可能支持PCIe Gen6带来的技术飞跃。

主要挑战

统计数据表明，开发者仅为12.5%的带宽（COM-HPC最大带宽的八分之一）增加做好了应对准备，这仅就PCIe而言是一个巨大的学习曲线。当然，PCIe Gen6仍是一个遥远的概念且首个系列产品还需多年时间才可上市，但当前的技术飞跃已是艰巨的挑战：从PCIe Gen3 到下一代PCIe Gen4 性能提升了100%，从USB 3.2 Gen2（原USB 3.1 Gen2或SuperSpeed+）到下一代USB 4.0（40GB/s）性能提升了400%，而从10 GbE 到 25 GbE则使性能提升了150%。开发者必须做好万全准备的理由可见一斑。早期符合性测试是确保最终解决方案在测试与实际使用中，都能无瑕运行的一项重要因素。即使设计本身遵守了经过认证的射频、布局安排也能达到最佳的信号质量，但只有通过综合全面的符合性测试才能显露出应用中存在的关键异常。

统计分布与偶发错误

超越符合性边界的系统运行很有可能遭遇意外的停运问题。虽然这类系统在大部分时候运转正常，但在实际使用中可能因外部组件因素而产生故障，而过往经验证明此类难以分析且非常严重的偶发错误往往产生高昂代价。除了通过EMC符合性测试以确保其不超过设定辐射水平之外........

图片康佳特官网: www.congatec.cn