电力线载波DSSS的ASIC研究与设计

摘要：电力线载波通信的特点是采用扩展频谱通信方式，通过FPGA运用ASIC的设计方法，本文论述了扩频通信的原理和实现过程。对于数字电表的SOC具有一定的意义。最后，利用已有的集中器产品，验证了系统。 1序言 数字电表具有计费准确、通信及时的优点，是电力线网络智能化发展的方向之一。根据直接序列扩频（DSSS）原理实现的电力线载波功能的电力线通信系统具有较好的信噪比，可以有效地利用电力线网络资源，同时也对数字电表的SOC（片上系统）设计具有重要的价值。 2电力线通信原理 电力线通信技术简称PLC，是利用电力线路作为载波传输的通信方式。根据频率搬移、频率分割原理，可将原始信号对载波进行一次或多次调制，搬移到不同的线路传输频带，送到电力线上进行传输。 2.1扩频技术 扩频技术是一种信息处理传输技术，它利用同传输数据（信息）无关的信号码被传输信号扩展频谱。使之占有远远超过被传送信息所必需的最小带宽。在发送端调制后，扩展成宽带信息，接收端采用相关解扩，将宽带信号恢复成窄带信号，而在传输中的干扰信号由于仅经过一次伪随机码调制，其信号被扩展成宽带信号，然后通过窄带滤波技术提取出用户信号。 2.2 m序列扩频码的自相关函数和功率谱密度 m序列作为扩频码时，每一个码元有一定宽度。设二元脉冲序列码元宽度为T_c，幅度+1和幅度-1的概率各为1/2幅值相互独立。脉冲波形起始时间为T，T在O～T。之间均匀分布。可以得到周期为p的m序列的扩频码的自相关函数为： 式（1）表明m序列的自相关性是当两组序列的顺序完全一致时，其自相关性表现得最大，而其他的任何相关运算，都远远小于最大值的数值。 m序列是一种伪随机序列，根据平稳随机过程理论，其平均功率谱密度为其自相关函数的付氏变换，即： RAC为自相关函数，在一个周期内，即0≤T≤NTC时，m序列的扩频码的功率谱为： 电力线通信中正是利用了m序列的自相关性很好，从而提高系统的抗噪性能。 2.3伪随机（PN）序列的产生 伪随机序列可以表示小m序列，并且由移位寄存器网络产生。该网络由n级串连的双态器件、移位脉冲产生器和异或器组成。图l为4位移位寄存器。 2.4 扩频信号的调制和解调 DPSK方式利用前后相邻码元的相对载波相位值表示数字信息的一种方式。因此，选择能消除模糊相位的DPSK作为调制方式，以提高系统抗噪声的能力。 解扩相关器采用外差式。外差式相关器即输入输出频率不再相同的一种相关器，这样就避免了泄漏的可能性。本地参考信号是用与发射信号完全相同的办法来产生的，所以当发射机与接收机不同时工作时，则同一个伪码发生器可以担任发射机的调制器和接收机的本地参考信号两项工作。 2.5解调方法 解扩后的信号解调可以得到基带数字信号，解调器采用科斯塔斯环解调器。直接序列扩频系统接收机中恢复过程是一个相干过程。因为接收机和本地参考信号必须是发送信号的准确估计，还因为相干检测器比别的类型的检测器有优良的特性，所以直接序列扩频系统中使用相干检测器。 3 系统ASIC设计与仿真 根据DSSS模型，设计了图2所示系统ASIC仿真模型的设计，并且由此进行了FPGA版的设计与验证。包括PN码滑动相关器、系统各部分模块电路的协调与同步受系统的逻辑控制电路约束，确保电路工作的可靠有限状态机、调制端电路模块（包括差分编码、直接序列扩频和方波调制）、捕获电路、延迟锁定环支路、可控时钟源和PN码发生器、环路滤波器、差分解码器、逻辑控制电路、中央时钟分配电路、PN码匹配滤波器等模块电路。 3.1接口时序描述和实验结论 在FPGA系统中不仅要实现模块中的功能，对于SOC系统，端口的时序逻辑也是重要的组成部分。在单片机与FPGA的验证电路中，端口定义同上。 （1）发送时序 图3中EN、T／R与TXIN信号的方向为由测试板（MCU）到FPGA板（PLC），SYNC为由FPGA板到测试板，DOUT为PLC输出的载波调制后的数字信号，并不是FPGA板与测试板间的接口信号，这里仅是为了说明时序关系而列出。其时序关系是：MCU使EN信号先有效（为高），之后MCU使T／R为低（表示发送使能），PLC在检测到T／R信号后在SYNC线上送出比特同步脉冲，MCU每检测到SYNC的一次下降沿就在TXIN线上发送一个比特，而PLC每次在SYNC-SEND（PLC内部的信号，与外部的SYNC信号一致，仅是比SYNC信号每帧多一个脉冲，图中用虚线画出）的上升沿读取TXIN上的数据。需要注意的是MCU每帧发送8个比特，但PLC向电力线上发送长度为9个比特周期的信号，其中第一个比特周期（TD0）的信号表示差分编码的初始参考比特。 （2）接收时序 图4中EN、T/R与TXIN信号的方向为由测试板（MCU）到FPGA板（PLC），SYNC为由FPGA板到测试板，RXOUT为PLC输出的解调后得到的二进制数据，通过SYNC信号来区分各比特，每帧8比特，从而也有8个SYNC同步脉冲。其时序关系是：MCU使EN信号先有效（为高），之后MCU使T／R为高（表示接收使能），之后PLC进入捕获状态，直到捕获到一个帧头从而进入跟踪态，或者收到T/R信号为低，I从而进入发送态。在跟踪态下，MCU每检测到SYNCI|的一次下降沿就在RXOUT线上读取1个比特。由于前述PLC事实上每帧向电力线发送长度为9个比特1周期的信号，包含1个参考比特，该参考比特及其同步脉冲（图中虚线图形）并不会输出，因此MCU总是收到8个比特的有效数据。 （3）实验结论 通过验证版验证，验证版发送和接收系统间通信误码率约l0^-4左右。接收和发送利用版上单片机程序设定好一组数据，而接收端利用单片机完成了接收数据的存储，上位机通过串口通信，利用上位机的程序对数据进行处理和运算、比较。如果电力线上负载过大，线上干扰变大，系统的误码率会变大。 4 结论 从系统开发的角度讲，本文重点在于ASIC设计以及系统级的数据处理与传输，成功的在FPGA上实现了底层通信模块的验证，对于数字电表的研究有一定的意义。