採用邊界掃描法測試系統級晶片互連的訊號完整性_JTAG標準_測試

採用邊界掃描法測試系統級晶片互連的訊號完整性

2008/8/25 11:30:00

互連中的訊號完整性損耗對於數GHz高度複雜的SoC來說是非常關鍵的問題，因此經常在設計和測試中採用一些特殊的方法來解決這樣的問題。本文介紹如何利用晶片上機制拓展JTAG標準，使其包含互連的訊號完整性測試，因而利用JTAG邊界掃描架構測試高速系統級晶片(SoC)的互連上發生的時延破壞。

互連中的訊號完整性損耗對於數GHz高度複雜的SoC來說是非常關鍵的問題，因此經常在設計和測試中採用一些特殊的方法來解決這樣的問題。我們認為，完整性損耗(本文有時也稱為完整性故障)是在電壓失真(噪音)和時延破壞(偏移)超過能接受的閘限時發生的。這樣的閘限取決於製造所採用的製程技術。這種故障情況的發生有著許多不可預料的原因，包括：1. 產生寄生值，例如電晶體尺寸、跨導、閘限電壓、寄生電阻/電感/電容器值等製程變化，以及傳輸線效應，例如串擾、過衝、反射，電磁干擾等，這些問題都很難分析而且製造過程中會有變化的互連間耦合效應(如耦合電容器和互感)。2. SoC中開關同時切換引起的地線反彈，通常會造成噪音餘量的變化。

完整性故障模型

最被廣泛使用的模型是最大入侵方(MA)故障模型，這是許多研究人員用來對長距離互連進行串擾分析和測試的一個簡化模型。如圖1所示，該模型假設在V(受害方)線上傳輸的訊號會受到在另外一條相鄰的A(入侵方)線上的訊號/變化的影響。這種耦合影響可以用一般的耦合元件Z來概括。一般來說這種影響的後果是噪音(引起振鈴和功能錯誤)和時延(引起性能降級)。

本文使用了相同的模型。然而我們需要強調的是，對何種模式會造成最大的完整性損耗仍有爭論。顯然傳統的MA模型只考慮了電容器耦合(couplingC)，所有的入侵方方同時作相同的跳變，而受害方或保持不變(針對最大的振鈴)，或作出相反的跳變(針對最大的時延)。當互感起作用時，一些研究人員利用其它方式(偽隨機或?琠w)產生測試模式來形成最大的完整性損耗。雖然我們仍使用MA模型，但測試方法並不取決於測試模式。在本文中假設測試模式已被確定，讀者可以看到它們是如何透過增強的JTAG架構高效地饋入互連的。

完整性損耗感應器(ILS)單元

由於GHz晶片中的完整性損耗已受到越來越多人的重視，一些研究人員開發出了系列晶片上感應器。許多這樣的完整性損耗感應器(ILS)的基礎都是放大器電路，它能夠檢查出電壓破壞和時延閘限。採用D觸發器的BIST(內建自檢)結構被推薦用於運放傳播時延偏差的檢測。在測試模式期間，待測試的運放或被放置於電壓跟隨器配置中以檢測斜率偏差，或被置於比較器配置中以檢測訊號傳播時延偏差。

採用IDDT和邊界掃描方法是解決匯流排互連缺陷的一種測試技術示。在本例中一個內建感應器被整合進了系統中。該感應器是一個晶片上電流鏡像，可以將散亂的電荷轉換成相關的測試時間。噪音檢測器(ND)和偏移檢測器(SD)單元都是基於改進的串耦PMOS差分感應放大器，因此價格十分便宜。這些單元緊鄰互連的端末，對實際訊號和噪音進行取樣。每當噪音或偏移高於可接受的限值時，這些單元就產生1到0的跳變，並儲存於觸發器中，以便於進一步分析。

有人提供了一個價格較高但更精確的電路，可以皮秒級測試抖動和偏移，這種被稱為EDTC的電路以免打擾方式取樣訊號，並透過低速串列資訊發出測試資訊。當成本不成問題時，精確訊號監視概念就能被研究人員所接受，甚至會產生片上示波器的想法。

ILS單元

雖然任何ILS感應器都能用於完整性損耗檢測，但為了簡單、經濟和實驗的目的，我們還開發了自己的ILS單元。下面將簡要介紹這種單元的電路和功能，但這種單元的詳細功能不在本文討論範圍。

本例所用的ILS是如圖2所示的時延破壞感應器。可接受的時延範圍(ADR)被定義為觸發時脈沿開始的一段時間，所有輸出跳變必須在這段時間內發生。測試時脈用於製作窗口，以確定可接受的偏移範圍。如果輸入訊號a的跳變發生在b為邏輯’0’的時間內，那麼訊號a就在可接受的時延範圍內。任何在b為邏輯’1’的時間內發生的跳變均經過傳輸閘傳遞給XNOR閘，這是利用動態預充電邏輯實現的。根據合理的時延範圍調整反向器1。在b為1的時間內有訊號跳變時輸出c就為1，直到b變為0，開始下一個預充電循環周期。輸出用來觸發一個觸發器。圖3所示為輸入訊號a有2個訊號跳變的單元SPICE模擬，採用0.18μm技術實現。第1個訊號跳變發生在0.2ns處，當時b為0，輸出保持為0。第2個訊號跳變發生在3.5ns處，此時b為1，由於超出了可接受的時延周期，輸出c保持為1直到b變為0。時延感應器還能檢測到由串話引起的跳變錯誤。脈衝可以被反饋到觸發器以儲存時延發生事件，供以後進一步閱讀/分析。

增強的邊界掃描單元

邊界掃描是一種被廣泛使用的測試技術，它要求在輸入或輸出接腳和內部核心邏輯之間配置邊界掃描單元。邊界掃描測試技術能夠高效地測試核心邏輯和互連。圖4給出了傳統帶移位和更新節點的標準邊界掃描單元(BSC)。Mode_1使單元處於測試模式。在掃描作業中數據透過移位暫存器(Shift-DR狀態)進行移位。透過掃描輸入埠(TDI)被掃描進邊界掃描單元的測試模式在Update-DR狀態(UpdateDR訊號)下得到平行使用。連接於內部邏輯和輸出接腳之間的邊界掃描單元可以平行擷取電路響應，並透過掃描輸出埠(TDO)掃描輸出。利用JTAG標準(IEEE 1149.1)可以測試互連的黏連、開路和短路等故障情況，這是透過‘EXTEST’指令實現的，在該指令作業下TAP控制器利用BSC從互連中分離出核心邏輯。但這種測試的目的並不是測試互連的訊號完整性。為了測試互連的訊號完整性，需要對標準架構作少許的改進。

監視BSC(OBSC)

建議在互連的接收側放置一個新的使用ILS單元的BSC，如圖5所示，這種新的BSC被稱為監視BSC(OBSC)。ILS被加在接收側單元，它們能夠擷取互連末端上帶噪音和時延的訊號。如果它接收到具有完整性問題(如時延破壞)的訊號，它會在輸出端輸出一個脈衝，並將觸發器置為‘1’。OBSC有2種工作模式：

1) 完整性模式(SI=1)：選擇訊號F。在每個Shift-DR狀態透過掃描鏈輸出被擷取的完整性數據，並用於最終的評估。

2) 正常模式(SI=0)：在這種模式中ILS被隔離，每個OBSC被當作標準BSC使用。

在掃描輸出過程中，我們需要擷取輸出F訊號並送至FF1。在本例中sel應置為0，因此SI和ShiftDR應分別為1和0。當掃描輸出過程開始後，D1被傳送到Q1，並作為下一個單元的TDI。訊號完整性資訊被擷取進FF1後ILS觸發器復位。在將F值送至Q1後，必須格式化掃描鏈。在本例的Shift-DR狀態期間，TDI輸入必須連接至FF1。因此必須將sel置為1(SI=’1’,ShiftDR=’1’)因而隔離出ILS路徑。如圖5所示，SI和ShiftDR需要進行或作業，以選擇和發送訊號F到D1，並生成掃描輸出用的掃描鏈。

圖6顯示了sel與SI和ShiftDR間的從屬關係。如圖所示，在Capture-DR狀態，訊號F被選中，掃描鏈在Shift-DR狀態得到格式化，並根據被測試的線數掃描輸出數據。表1給出了訊號sel的真值表。只有一個控制訊號(即SI)是由新指令生成的。執行訊號完整性資訊的監視有三種方法：1)應用每個測試模式後讀出；2)應用測試模式子集後讀出；3)應用整個測試模式後一次性讀出。具體選擇哪種方法取決於可接受的時間開銷。第1種方法非常耗時，但它可以盡可能詳細地顯示每個互連的完整性資訊。第3種方法速度非常快，但完整性資訊比較少，因為只能得到哪個模式或哪個模式子集引起完整性故障的資訊，無法獲知故障類型。方法2可以幫助用戶在測試時間和準確性之間取得平衡。